booth算法乘法器（前沿的新型乘法器有哪些）

本文目录

• 前沿的新型乘法器有哪些
• 寄存器除法实验的原理
• booth算法

前沿的新型乘法器有哪些

前沿的新型乘法器有以下几种：
1、快速傅里叶变换（FFT）乘法器：基于快速傅里叶变换算法的乘法器，能够高效地进行复数乘法运算，广泛应用于信号处理和通信领域。
2、基于树形结构的乘法器：采用树状结构来组织乘法运算，能够在较短的时间内完成乘法操作。常见的树型乘法器包括Wallace树和Dadda树。
3、脉冲累加乘法器（PAM）：PAM乘法器是一种用于高速数字信号处理的乘法器，利用脉冲累加技术来实现乘法运算，能够在时钟周期内进行多个乘法操作。
4、模块化乘法器：将乘法操作分解为多个子操作，并使用模块化结构来并行地执行这些子操作，从而提高乘法器的性能。模块化乘法器包括Booth乘法器和Wallace树乘法器。
5、重叠保存乘法器（OSM）：OSM乘法器通过重叠保存技术，使得部分乘积可以在后续计算中复用，从而减少了计算的总体延迟。
6、过程定点乘法器（PDP）：PDP乘法器通过使用二进制小数的表示方式，可以在低精度下进行高速乘法运算。这只是一些例子，实际上还有其他许多新型乘法器的研究和开发。随着技术的不断进步，乘法器的设计和优化仍然是一个活跃的研究领域，目的是提高计算性能、减少功耗和优化芯片面积。

寄存器除法实验的原理

除法器以及booth乘法器的原理二、实验原理除法是乘法的倒数。首先我们看一下十进制数的除法。为了方便起见，我们假定十进制数的各位要么为1要么为0，例如（1001010）10 ÷（1000）：
除数
1 0 0 1 商1000）1 0 0 1 0 1 0 被除数-1 0 0 0 1 01 0 11 0 1 0- 1 0 0 01 010 余数被除数、除数、商、和余数的关系如下式所示：被除数=商×除数+余数式中，余数必须比除数小。除法中求商的基本方法是利用被除数减去除数，看结果是正还是负，来决定商的这位是1还是0。假定被除数和除数都是正的，因此商和余数都是非负的。操作数和结果都是32位的，忽略符号。
开始
比较善于节省空间的人们发现，商寄存器浪费的空间正好和余数寄存器浪费的空间一样，因此，将商寄存器和余数寄存器结合起来。下图为除法器的算法流程。
从寄存器左移一位

从余数寄存器左半部分减去除数寄存器，结果存在余数寄存器的左半部分

余数≥0
余数《0

测试余数

Yes:32
No《32

加除数到余数寄存器的左半部分已恢复原来的被除数值。商寄存器左移，第0位置0

寄存器的左半部分右移一位

循环32次
余数寄存器左移一位，第0位置1
3、实验步骤1.打开Quartus-》tools-》programmer，将booth_divider.sof下载到FPGA中。注意进行programmer时，应在program/configure下的方框中打勾，然后下载。2.在实验台上通过模式开关选择FPGA独立调试模式010。3.将短路子DZ3短接且短路子DZ4断开，使FPGA-CPU所需要的时钟使用正单脉冲时钟。4、实验现象本实验实现4位数的除法（无符号除法），输入输出规则对应如下：1、输入的4位被除数（dividend）md3～md0对应开关SD11～SD8。2、输入的4位除数（divisor）mr3～mr0对应开关SD3～SD0。3、按单脉冲按钮，输入脉冲，也即节拍。4、余数寄存器remainder（8位）r7~r0对应灯R7～R0。5、当计算结束时，ready信号为1，对应实验台上最上排最右排的标志位指示灯S，同时商和余数分别在灯A3~A0和A7~A4上体现出来。五、附录代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED;ENTITY divider ISGENERIC(k : POSITIVE := 3); --input number word length less onePORT( dividend : IN BIT_VECTOR(k DOWNTO 0);
divisor : IN BIT_VECTOR(k DOWNTO 0); clock : IN BIT;quotient : OUT BIT_VECTOR(k DOWNTO 0);remainder_r : OUT BIT_VECTOR(k DOWNTO 0);--remainder remainder : INOUT BIT_VECTOR((2*k + 2) DOWNTO 0);--remainder REGfinish : INOUT BIT);END divider;ARCHITECTURE structural OF divider ISSIGNAL drreg : BIT_VECTOR(k DOWNTO 0);SIGNAL adderout : BIT_VECTOR(k DOWNTO 0);SIGNAL carries : BIT_VECTOR(k DOWNTO 0);SIGNAL augend : BIT_VECTOR(k DOWNTO 0);SIGNAL tcbuffout : BIT_VECTOR(k DOWNTO 0);SIGNAL adder_ovfl : BIT;SIGNAL clr_dr : BIT;SIGNAL load_dr : BIT;SIGNAL init_rem : BIT;SIGNAL load_rem : BIT;SIGNAL shift_rem : BIT;SIGNAL add_op : BIT;signal count : INTEGER RANGE 0 TO k :=0;SIGNAL count2 : INTEGER RANGE 0 TO 3 :=0;
BEGINPROCESS --main clocked process containing all sequential elementsBEGINWAIT UNTIL (clock’EVENT AND clock = ’1’);--register to hold divisor during divisionIF clr_dr = ’1’ THENdrreg 《= (OTHERS =》 ’0’);ELSIF load_dr = ’1’ THENdrreg 《= divisor;ELSEdrreg 《= drreg;END IF; --register/shifter accumulates partial remainder registerIF init_rem = ’1’ THENremainder 《= (OTHERS =》 ’0’);remainder((k+1) DOWNTO 1) 《= dividend; --initialize remainder and sll 1ELSIF load_rem = ’1’ THENremainder((2*k + 1) DOWNTO (k + 1)) 《= adderout; --load to top half remainder(2*k+2) 《= NOT remainder(2*k+1); remainder(k DOWNTO 0) 《= remainder(k DOWNTO 0); --refresh right half
ELSIF shift_rem = ’1’ THENremainder 《= remainder ROL 1; --rotate left ELSEremainder 《= remainder;END IF;END PROCESS;--adder adds/subtracts divisor to left half of the remainder registeraugend 《= remainder((2*k+1) DOWNTO (k+1));addgen : FOR i IN adderout’RANGEGENERATElsadder : IF i = 0 GENERATEadderout(i) 《= tcbuffout(i) XOR augend(i) XOR (NOT add_op);carries(i) 《= (tcbuffout(i) AND augend(i)) OR(tcbuffout(i) AND (NOT add_op)) OR((NOT add_op) AND augend(i));END GENERATE;otheradder : IF i /= 0 GENERATEadderout(i) 《= tcbuffout(i) XOR augend(i) XOR carries(i-1);
carries(i) 《= (tcbuffout(i) AND augend(i)) OR(tcbuffout(i) AND carries(i-1)) OR(carries(i-1) AND augend(i));END GENERATE;END GENERATE;adder_ovfl 《= carries(k-1) XOR carries(k);tcbuffout 《= NOT drreg WHEN (add_op=’0’) ELSE drreg;--divider state counterPROCESS(clock)BEGIN IF (clock’event AND clock=’1’) THEN IF (count=count’high AND count2=count2’high) THENcount 《= 0;count2 《= 0;finish 《=’1’; ELSIF (count2=count2’high) THENcount2 《=1;count 《= count+1;finish 《=’0’;ELSEcount2 《= count2 +1;finish 《=’0’;END IF;END IF;END PROCESS;--assign control signal values based on statePROCESS(count2)BEGIN--assign defaults, all registers refresh add_op 《=’0’;clr_dr 《= ’0’;
￥
5.9
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除法器实验报告

计算机组成原理实验报告
题目：运算器部件实验：除法器
学 院 数学与信息学院
学科门类 工 学
专 业 12软件工程
学 号 2012436138
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姓 名 王赛赛
指导教师 王兵
一、实验目的
1.掌握乘法器以及booth乘法器的原理
二、实验原理
除法是乘法的倒数。首先我们看一下十进制数的除法。为了方便起见，我们假定十进制数的各位要么为1要么为0，例如（1001010）10 ÷（1000）：
除数
1 0 0 1 商
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1000）1 0 0 1 0 1 0 被除数
-1 0 0 0
1 0
1 0 1
1 0 1 0
- 1 0 0 0
1 010 余数
被除数、除数、商、和余数的关系如下式所示：
第 3 页
被除数=商×除数+余数
式中，余数必须比除数小。
除法中求商的基本方法是利用被除数减去除数，看结果是正还是负，来决定商的这位是1还是0。
假定被除数和除数都是正的，因此商和余数都是非负的。操作数和结果都是32位的，忽略符号。
开始
比较善于节省空间的人们发现，商寄存器浪费的空间正好和余数寄存器浪费的空间一样，因此，将商寄存器和余数寄存器结合起来。下图为除法器的算法流程。
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从寄存器左移一位

从余数寄存器左半部分减去除数寄存器，结果存在余数寄存器的左半部分

第 5 页
余数≥0
余数《0

测试余数

Yes:32
No《32

加除数到余数寄存器的左半部分已恢复原来的被除数值。商寄存器左移，第0位置0

寄存器的左半部分右移一位

循环32次
余数寄存器左移一位，第0位置1
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3、实验步骤
1.打开Quartus-》tools-》programmer，将booth_divider.sof下载到FPGA中。注意进行programmer时，应在program/configure下的方框中打勾，然后下载。
2.在实验台上通过模式开关选择FPGA独立调试模式010。
3.将短路子DZ3短接且短路子DZ4断开，使FPGA-CPU所需要的时钟使用正单脉冲时钟。
4、实验现象
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本实验实现4位数的除法（无符号除法），
输入输出规则对应如下：
1、输入的4位被除数（dividend）md3～md0对应开关SD11～SD8。
2、输入的4位除数（divisor）mr3～mr0对应开关SD3～SD0。
3、按单脉冲按钮，输入脉冲，也即节拍。
4、余数寄存器remainder（8位）r7~r0对应灯R7～R0。
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5、当计算结束时，ready信号为1，对应实验台上最上排最右排的标志位指示灯S，同时商和余数分别在灯A3~A0和A7~A4上体现出来。
五、附录
代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED;
ENTITY divider IS
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GENERIC(k : POSITIVE := 3); --input number word length less one
PORT( dividend : IN BIT_VECTOR(k DOWNTO 0);
divisor : IN BIT_VECTOR(k DOWNTO 0);
clock : IN BIT;
quotient : OUT BIT_VECTOR(k DOWNTO 0);
remainder_r : OUT BIT_VECTOR(k DOWNTO 0);--remainder
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remainder : INOUT BIT_VECTOR((2*k + 2) DOWNTO 0);--remainder REG
finish : INOUT BIT
);
END divider;
ARCHITECTURE structural OF divider IS
SIGNAL drreg : BIT_VECTOR(k DOWNTO 0);
SIGNAL adderout : BIT_VECTOR(k DOWNTO 0);
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SIGNAL carries : BIT_VECTOR(k DOWNTO 0);
SIGNAL augend : BIT_VECTOR(k DOWNTO 0);
SIGNAL tcbuffout : BIT_VECTOR(k DOWNTO 0);
SIGNAL adder_ovfl : BIT;
SIGNAL clr_dr : BIT;
SIGNAL load_dr : BIT;
SIGNAL init_rem : BIT;
第 12 页
SIGNAL load_rem : BIT;
SIGNAL shift_rem : BIT;
SIGNAL add_op : BIT;
signal count : INTEGER RANGE 0 TO k :=0;
SIGNAL count2 : INTEGER RANGE 0 TO 3 :=0;
BEGIN
PROCESS --main clocked process containing all sequential elements
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BEGIN
WAIT UNTIL (clock’EVENT AND clock = ’1’);
--register to hold divisor during division
IF clr_dr = ’1’ THEN
drreg 《= (OTHERS =》 ’0’);
ELSIF load_dr = ’1’ THEN
drreg 《= divisor;
ELSE
第 14 页
drreg 《= drreg;
END IF;
--register/shifter accumulates partial remainder register
IF init_rem = ’1’ THEN
remainder 《= (OTHERS =》 ’0’);
remainder((k+1) DOWNTO 1) 《= dividend; --initialize remainder and sll 1
ELSIF load_rem = ’1’ THEN
第 15 页
remainder((2*k + 1) DOWNTO (k + 1)) 《= adderout; --load to top half
remainder(2*k+2) 《= NOT remainder(2*k+1);
remainder(k DOWNTO 0) 《= remainder(k DOWNTO 0); --refresh right half
ELSIF shift_rem = ’1’ THEN
remainder 《= remainder ROL 1; --rotate left
ELSE
第 16 页
remainder 《= remainder;
END IF;
END PROCESS;
--adder adds/subtracts divisor to left half of the remainder register
augend 《= remainder((2*k+1) DOWNTO (k+1));
addgen : FOR i IN adderout’RANGE
GENERATE
lsadder : IF i = 0 GENERATE
第 17 页
adderout(i) 《= tcbuffout(i) XOR augend(i) XOR (NOT add_op);
carries(i) 《= (tcbuffout(i) AND augend(i)) OR
(tcbuffout(i) AND (NOT add_op)) OR
((NOT add_op) AND augend(i));
END GENERATE;
otheradder : IF i /= 0 GENERATE
adderout(i) 《= tcbuffout(i) XOR augend(i) XOR carries(i-1);
第 18 页
carries(i) 《= (tcbuffout(i) AND augend(i)) OR
(tcbuffout(i) AND carries(i-1)) OR
(carries(i-1) AND augend(i));
END GENERATE;
END GENERATE;
adder_ovfl 《= carries(k-1) XOR carries(k);
tcbuffout 《= NOT drreg WHEN (add_op=’0’) ELSE drreg;
第 19 页
--divider state counter
PROCESS(clock)
BEGIN
IF (clock’event AND clock=’1’) THEN
IF (count=count’high AND count2=count2’high) THEN
count 《= 0;
count2 《= 0;
finish 《=’1’;
第 20 页
ELSIF (count2=count2’high) THEN
count2 《=1;
count 《= count+1;
finish 《=’0’;
ELSE
count2 《= count2 +1;
finish 《=’0’;
END IF;
END IF;
END PROCESS

booth算法

　　1、Booth算法是一种适合于通过硬件实现的简便算法。将乘数看作从最低位开始的一串二进制数字。Booth算法的基本思路是：对于具有连续0和1的组，需要产生的部分积较少。对于乘数中每个0，仅需要将前面的累加的部分积向右移动一位。

　　2、简介：利用移位和加法，可以实现二进制无符号数的乘法，在无符号数乘法的基础上，加上适当的符号处理，很容易得到带符号数的原码乘法器。但是，在计算机中，带符号数都以补码表示，若采用原码乘法器进行带符号数的乘法运算，则首先要将乘数和被乘数转换成原码，相乘后再将负的乘积转换成补码，致使运算过程比较复杂。

　　3、不少处理器直接采用补码相乘的方法，以避免运算过程中的码制转换，提高处理器的工作效率。然而，二进制无符号的乘法并不能直接推广到补码的乘法运算，比较普遍采用的是布斯(Booth)补码相乘算法。